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SOC 7 Cryptography 13 Digital IC Design 10
数字IC设计10——verilog编写6（脉冲同步器） 数字IC设计10——verilog编写6（脉冲同步器）
数字IC设计verilog编写——6脉冲同步器 脉冲同步器首先在源时钟域进行信号翻转，在跨时钟域到des_clk，并进行边沿检测，即为dec_clk时钟域的脉冲，实现脉冲同步；脉冲同步器的使用中，快时钟的有效信号需要是单脉冲信号，并且两个
2021-07-07 Digital IC Design
Verilog 脉冲同步器
数字IC设计9——verilog编写5（无毛刺时钟MUX设计） 数字IC设计9——verilog编写5（无毛刺时钟MUX设计）
1.Glitch Free技术 在时钟切换时，需要涉及到时钟切换的MUX设计 glitch free技术（一种防止毛刺产生的多路选择器设计）问题 无缝切换需要解决两个问题:一是异步切换信号的跨时钟域同步问题，需要同步电路原理消除亚稳态；二是
2021-07-05 Digital IC Design
Verilog 无毛刺时钟MUX设计
数字IC设计8——verilog编写4（流水线握手协议） 数字IC设计8——verilog编写4（流水线握手协议）
1 流水线与握手协议 流水线在电路设计过程中，是必不可少的一种实现方式，其可以提高电路的性能，当我们需要设计高速电路的时候，就需要用到流水线； 流水线的设计，就是指对延时较大的组合逻辑插入寄存器，把较大的组合逻辑拆分成几个时钟周期来完成，以
2021-07-04 Digital IC Design
Verilog 流水线握手协议
数字IC设计7——verilog编写3（边沿检测） 数字IC设计7——verilog编写3（边沿检测）
上升沿,下降沿检测电路，即针对输入信号的跳变进而输出判断结果，上升沿、下降沿可以分别进行寄存器打拍，而后相与或者相或； module edge_detect( clk, rstn, signal_a, pos_edge_flag,
2021-07-03 Digital IC Design
Verilog 边沿检测
数字IC设计6——verilog编写2（如何优雅的写出分频器RTL设计） 数字IC设计6——verilog编写2（如何优雅的写出分频器RTL设计）
上一篇文章介绍了有关分频器的RTL设计，有细心的读者可以发现RTL代码并不完善，如何对RTL改进，优雅的写出RTL，让面试官对你的coding style有深刻的印象，并认为你的基础扎实； 下面先看这个例子： 使用Verilog语言编写7分
2021-07-02 Digital IC Design
Verilog 分频器
数字IC设计5——verilog编写1（分频器） 数字IC设计5——verilog编写1（分频器）
本次介绍的主题是分频器的电路实现，包括偶数分频，奇数分频，以及任意整数的分频器的RTL编写； 直接进入主题 1.偶数分频首先给出任意偶数分频RTL（以6分频为例）（不完善的） module div_even #(parameter N &
2021-07-01 Digital IC Design
Verilog 分频器
数字IC设计4——跨时钟域篇4（多比特处理） 数字IC设计4——跨时钟域篇4（多比特处理）
数字IC设计——跨时钟域篇4（多比特处理） 一、 两级触发器的问题 两级触发器存在的问题如果简单的按照单比特信号穿越方法各bit打两拍单独穿越，则会造成各个bit穿越时间不一致（寄存器对于每个信号的延迟时间不一样），则会造成另一个时钟域里面
2021-06-30 Digital IC Design
跨时钟域
数字IC设计3——跨时钟域篇3（单比特处理） 数字IC设计3——跨时钟域篇3（单比特处理）
数字IC设计——跨时钟域篇3（单比特处理） 下面介绍常见的单比特跨时钟域的处理方法 一、慢时钟域信号同步到快时钟域的处理方法： 两级寄存器同步慢时钟信号进入到更快的时钟域时（频率相差2倍以上），此时不用考虑快时钟域信号采样丢失问题，可以考虑
2021-06-30 Digital IC Design
跨时钟域
数字IC设计2——跨时钟域篇2（亚稳态） 数字IC设计2——跨时钟域篇2（亚稳态）
数字IC设计——跨时钟域篇2（亚稳态） 一、建立时间与保持时间前提条件：==对任何一种触发器，在时钟触发沿前、后的一个小时间窗口内，输入信号必须稳定。== 输入信号应提前时钟上升沿 （假设上升沿有效）T时间到达芯片，这个T就是建立时间Set
2021-06-30 Digital IC Design
跨时钟域
数字IC设计1——跨时钟域篇1（概述） 数字IC设计1——跨时钟域篇1（概述）
数字IC设计——跨时钟域篇1 一、时钟域概要1. CDC介绍CDC（clock domain crossing）检查（跨时钟域的检查）是对电路设计中同步电路设计的检查。非同步时钟没有固定的相位关系，这样Setup/Hold不满足而产生了亚稳
2021-06-05 Digital IC Design
跨时钟域